Report Flip-flop D (malay)

Tajuk : D Flip-Flop Objektif : Pelajar harus tahu perkara berikut 1. Mengenal jadual kebenaran Flip-Flop D 2. Memahami operasi D secara susunan urutan dan menerbitkan penyambungan flipflop D dengan menggunakan plan pemasa. Bahan, Peralatan dan Perkakasan : 1. Logic lab Breadboard 2. Sumber bekalan kuasa 3. Ic 7402(NOR gate), 7408(AND gate), 7404(NOT gate), 7410(Triple input NAND gate) dan 74LS75(D Flip-flop) 4. Jumper wire. Pengenalan : -

Flip-Flop D dikenali sebagai flip-flop (delay) atau (data) Berkeupayaan menyimpan data atau memindahkan maklumat tersebut selepas menerima denyutan jam. Ia juga boleh dibina dengan menggunakan flip-flop SR dan flip-flop JK

Jadual kebenaran : clk

Simbol :

D 0 1

Qt + 1 0 1

Contoh gelombang keluaran flip-flop D Prosidur D latch : 1. IC NOR gate 7402 Quad 2-masukkan, dan IC 7404 Hex Inverter dan IC And gate 7408 Quad 2 masukkan dipasang pada logic Lab Breadbord. 2. Litar dipasang seperti gambarajah berikut :

Gambarajah (1a). 3. keluaran direkodkan pada bahagian keputusan. 4. IC 74LS75 Quad D latch dipasang pada logic Breadbord. 5. ia dipasang mengikut gambarajah berikut :

Gambarajah (1b). 6. SW2 telah disetkan pada HIGH. SW pula disetkan pada LOW, kemudian disetkan kepada HIGH. Segala keluaran direkodkan pada bahagian keputusan jadual kebenaran (1b). (Latch boleh membenarkan data masukkan ke bahagian keluaran tidak menggira masukkan enable.)

7. kemudian SW telah disetkan kepada LOW. Manakala SW kepada LOW, kemudian HIGH. 8. segala keluaran L direkodkan pada keputusan jadual kebenaran 1(b) Edge-Triggered Flip-Flop D dengan Preset dan Clear 1. IC NAND gate 7410 Triple 3–masukkan dipasang pada logic Bradbord. 2. Litar dipasang mengikut gambarajah 1 (c).

Gambarajah (1c). Litar dalam gambarajah 1(c) boleh digambarkan seperti berikut :

3. SW1 dan SW2 disetkan masukkannya mengikut keputusan jadual kebenaran (1c). Manakala S dan SW5 disetkan masukkan HIGH. Segala keputusan direkodkan pada keputusan jadual kebenaran (1c). 4. Bandingkan keputusan jadual kebenaran Edge Triggered D flip-flop dan D latsh. 5. SW disetkan masukkan HIGH. Manakala SW2 diubah dari masukkan LOW kepada masukkan HIGH. Keluaran dicatatkan jika keputusan keluaran tidak berubah. Keluaran akan berubah jika Edge D flip-flop mengikut perubahan jam. Litar ini ialah positif Edge Triggered ( perubahan dari LOW kepada HIGH level). Segala keputusan dicatatkan pada bahagian keputusan jadual kebenaran 1(d). 6. langkah 5 telah diulang dengan SW1 diberi masukkan LOW. Keputusan keluaran L1 direkodkan pada bahagian keputusan jadual kebenaran 1(e).

7. SW4 disetkan masukkannya LOW. Dan kemudian SW1 dan SW2 disetkan seperti didalam jadual kebenaran 1(f) pada bahagian keputusan. 8. SW4 disetkan kepada HIGH dan SW5 disetkan kepada LOW. Manakala SW1 dan SW2 disetkan mengikut jadual kebenaran 1(1g) pada bahagian keputusan. Segala keluaran dicatatkan juga pada bahagian keputusan jadual kebenaran (1g). (nota : Preset dan Clear ialah aktif LOW).

Keputusan : 1. Jadual kebenaran kebenaran D latch Masukkan Keluaran D = SW2 Enable = SW1 L1 = Q 0 0 1 0 1 0 0 0 0 1 0 0 1 1 1 1 0 1

Keputusan jadual kebenaran 1(a) 2. Jadual kebenaran D latch masukkan Keluaran D =SW2 Enable = SW1 L1= Q 1 LOW - HIGH 1 0 LOW - HIGH 0

Keputusan jadual kebenaran 1(b) 3. Jadual kebenaran Edge Triggered D flipflop masukkan Keluaran D =SW2 Clk = SW1 L1= Q 0 HIGH - LOW 0 0 LOW - HIGH 0 1 HIGH - LOW 0 1 LOW - HIGH 1

Keputusan jadual kebenaran 1(c)

L2 = Q' 0 1 1 1 0 0

4. Jadual kebenaran Edge Triggered D flip-flop masukkan Keluaran Clk = SW1 D = SW2 L1= Q 1 HIGH - LOW 1 1 LOW - HIGH 1 1 HIGH - LOW 1 1 LOW - HIGH 1

Keputusan jadual kebenaran 1(d) 5. Jadual kebenaran Edge Triggered D flip-flop masukkan Keluaran Clk = SW1 D = SW2 L1= Q 0 HIGH - LOW 0 0 LOW - HIGH 0 0 HIGH - LOW 0 0 LOW - HIGH 0

Keputusan jadual kebenaran 1(e) 6. Jadual kebenaran Edge Triggered D flip-flop Masukkan, SW5 = HIGH Keluaran D = SW2 CLK = SW1 SW4 L1 = Q 0 HIGH - LOW 0 1 0 LOW - HIGH 0 1 1 LOW - HIGH 0 1 1 HIGH - LOW 0 1

Keputusan jadual kebenaran 1(f) 7. Jadual kebenaran Edge Triggered D flip-flop Masukkan, SW4 = HIGH Keluaran D = SW2 CLK = SW1 SW5 L1 = Q 0 HIGH - LOW 0 0 0 LOW - HIGH 0 0 1 LOW - HIGH 0 0 1 HIGH - LOW 0 0

Keputusan jadual kebenaran 1(g)

Kesimpulan : Flip-Flop D latch mempunyai keluaran mengikut masukkan yang diberi pada D. Manakala Ege Triggered Flip-Flop D mempunyai keluaran yang mengikut masukkan D hanya jika SW4 (PRESET) dan SW(CLEAR) mempunyai masukkan HIGH.