Dse Seminario (2009-02-18) Examen Ea Sept. 2007

Diseinu eta Simulazio Elektronikoa

SEMINARIO (2009/02/18) Examen EA Sept. 2007 Ondorengo zirkuituko transistore bakoitzaren lan puntua kalkulatu ezazu.

T1 ≡ T4 β = 100 VBE,ON = VBE,SAT = 0.7v VCE,SAT = 0.2v

T2

T3

|IDS| = 10mA |VP| = 6v

|K| = 0.15mA/V2 |VT| = 10v

3kΩ

1kΩ

150kΩ

500Ω T1

T2

5kΩ T4

20 V 3kΩ

1.33MΩ T3

5kΩ

20kΩ

3kΩ

-20 V

SOLUCIÓN

T1 es un BJT de tipo NPN 20 Vth = ⋅ 5 = 0.64v 150 + 5 Vth = 0.64v < 0.7v = VBE ,ON ⇒ T 1 CORTADO ⇒ I C1 = 0 ⇒ I1 = I 2 + I C1 ⇒ I1 = I 2

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Diseinu eta Simulazio Elektronikoa

I G 2 = 0 ⇒VG 2 =

20 = 10v 2

T2 es un JFET de canal n Suponemos T2 en SATURACIÓN

I D2

 V  = I DS 2 ⋅ 1 − GS 2   VT 2 

VGS 2 ? ⇒ Malla de entrada

VG 2 − VGS 2 − 20 I D 2 − (− 20 ) = 0 10 − VGS 2 − 20 I D 2 + 20 = 0

VGS 2 = 30 − 20 I D 2 2

 30 − 20 I D 2  I D 2 = 10 ⋅ 1 −  −6   10 2 I D 2 = ⋅ (36 − 20 I D 2 ) 36 2 111I D 2 − 401I D 2 + 360 = 0 I D 2 = 1.93mA ⇒ VGS 2 = −8.6v ⇒ T 2 CORTADO ⇒ Niega la hipótesis inicial I D 2 = 1.67 mA ⇒ VGS 2 = −3.4v ⇒ T 2 SATURADO ⇒ Confirma la hipótesis inicial

VDS 2 ? ⇒ Malla de salida

20 − 1I D 2 − VDS 2 − 20 I D 2 − (− 20 ) = 0

VDS 2 = 40 − 1 ⋅1.67 − 20 ⋅1.67 = 4.9v Comprobamos que T2 está en saturación VGS 2 + VDS 2 > VT 3 .4 + 4 .9 > 6

2

2

Diseinu eta Simulazio Elektronikoa

I G 3 = 0 ⇒ VGS 3 = VD 2 = 18.3v ⇒ VD 2 = 20 − 1I D 2 = 20 − 1 ⋅1.67

T3 es un MOSFET de enriquecimiento de canal n

Suponemos T3 en SATURACIÓN 2 I D 3 = K 3 ⋅ (VGS 3 − VT 3 )

I D 3 = 0.15 ⋅ (18.3 − 10)

2

I D 3 = 10.4mA VDS 3 ? Malla de salida ⇒ I ? ⇒ T 4

I = I D3 + I B 4 T4 es un BJT de tipo NPN I E 4 = I B4 + IC 4 Suponemos T4 en ACTIVA VBE 4 = VBE 4,ON

I C 4 = β ⋅ I B 4 ⇒ I E 4 = I B 4 + β ⋅ I B 4 = (1 + β ) ⋅ I B 4

I C 4 ? ⇒ I B 4 ? ⇒ Malla indicada con línea discontinua 20 − 0.5 I − VBE 4,ON − 3I E 4 = 0

20 − 0.5 ⋅ (I D 3 + I B 4 ) − VBE 4,ON − 3 ⋅ (1 + β ) ⋅ I B 4 = 0 20 − 0.5 ⋅ (10.4 + I B 4 ) − 0.7 − 3 ⋅ (1 + 100 ) ⋅ I B 4 = 0

I B 4 = 46 µA ⇒ I C 4 = β ⋅ I B 4 = 100 ⋅ 0.046 = 4.6mA

3

Diseinu eta Simulazio Elektronikoa VCE 4 ? ⇒ Malla de salida 20 − 5 I C 4 − VCE 4 − 3I E 4 = 0

20 − 5 I C 4 − VCE 4 − 3 ⋅ (I B 4 + I C 4 ) = 0

20 − 5 ⋅ 4.6 − VCE 4 − 3 ⋅ (0.046 + 4.6 ) = 0 VCE 4 = −16.94v < 0.2v = VCE 4,SAT ⇒ T 4 no está en activa Nueva suposición: T4 está SATURADO VBE 4 = VBE 4, SAT

VCE 4 = VCE 4, SAT Malla de entrada ⇒ 20 − 0.5 ⋅ (I D 3 + I B 4 ) − VBE 4,SAT − 3 ⋅ (I B 4 + I C 4 ) = 0 ⇒ 20 − 0.5 ⋅ (10.4 + I B 4 ) − 0.7 − 3 ⋅ (I B 4 + I C 4 ) = 0

Malla de salida ⇒ 20 − 5 I C 4 − VCE 4,SAT − 3 ⋅ (I B 4 + I C 4 ) = 0 ⇒ 20 − 5 I C 4 − 0.2 − 3 ⋅ (I B 4 + I C 4 ) = 0 ⇒ I B 4 = 2.8mA ⇒ I C 4 = 1.4mA Comprobamos que T4 está en saturación IC < β ⋅ I B 1.4 < 100 ⋅ 2.8 Volvemos al transistor T3 para calcular su VDS3 VDS 3 ? ⇒ Malla de salida 20 − 0.5 I − VDS 3 = 0

20 − 0.5 ⋅ (I D 3 + I B 4 ) − VDS 3 = 0

20 − 0.5 ⋅ (10.4 + 2.8) − VDS 3 = 0 VDS 3 = 13.4v Comprobamos que T3 está en saturación VGS 3 − VDS 3 < VT

18.3 − 13.4 < 10

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