04_tabel Implikasi

LAPORAN 04 PRAKTIKUM PERANCANGAN SISTEM ELEKTRONIKA

TABEL IMPLIKASI

Disusun oleh : ABDUL HARIS HERYANI 06502241010

JURUSAN PENDIDIKAN TEKNIK ELEKTRONIKA FAKULTAS TEKNIK UNIVERSITAS NEGERI YOGYAKARTA 2009

A. TUJUAN 1. Melakukan implikasi

penyederhanaan

logika

rangkaian

menggunakan

table

2. Menguasai table implikasi 3. Menggunakan table Implikasi 4. Mengimplementasikan hasil analisis 5. Mengevaluasi hasil pengamatan

B. DASAR TEORI Metode alternatif untuk minimalisasi rangkaian adalah menggunakan table implikasi berbasis pada kerja M.C. Paull dan S.H.Unger. Metode ini lebih memerlukan waktu untuk perancangan daripada metode partisi. 1. Definisi: suatu set keadaan P adalah diimplikasikan oleh set keadaan R untuk input yang spesifik Xj P adalah set dari semua set keadaan berikut ∂(r, Xj) untuk semua keadaan r dalam R Keadaa Keadaan berikut n Input xt Awal Qt 0 1 2 1 3 4 2 2 4 4 3 3 1 1 3 4 1 2 1

Qt+1 3 4 4 4 4

Misal R1 = (Q1, Q2) kemudian set implied oleh R1 dan R2 = (Q3, Q4) dan R3 = (Q2, Q3) Karena ∂(Q1, 0) = Q3 dan ∂(Q2, 0) = Q4 dan ∂(Q1, 2) = Q2 dan ∂ (Q2, 2) = Q3 begitu juga set R2 = (Q3, Q4) implied R1 = (Q1, Q2) dan R4 = (Q1, Q2) 2. State assignment

Tabel. Keadaan

1

State assignme nt

Tabel. Keadaa n tereduk

2

Tabel implik asi

Pers. masukan elemen memori

3

Tabel. Keadaa n minimal

Gb.3 Diagram Proses Sintesis

4

5 Rangkaian

Diagra ml Keadaa n

C. ALAT/INSTRUMEN Pada praktikum perancangan Pencacah Asinkron ini, instrument yang digunakan adalah software Electronics Workbench dengan komponen– komponen yang dipakai antara lain : 1. Catu Daya DC 5V

6. Decoded 7-Segment

2. Pembangkit Pulsa (Clock)

7. IC And

3. IC D Flip – Flop

8. IC OR

4. Logic Analiser

9. Saklar

5. Lampu indicator

D. LANGKAH KERJA Tabel keadaan dibawah ini merupakan tabel keadaan awal dan berikut untuk X = 0 dan X = 1 dan keadaan Z Keadaan Awal Qt 1 2 3 4 5 6

Keadaan berikut Qt+1, Z Input xt 0 1 2,0 3,0 4,0 5,0 6,0 7,0 8,0 9,0 10,0 11,0 4,0 12,0

Keadaa n Awal Qt 7 8 9 10 11 12

Keadaan berikut Qt+1, Z Input xt 0 1 10,0 11,0 8,0 1,0 10,1 1,0 4,0 1,0 2,0 1,0 2,0 1,0

1. Mereduksi tabel diatas dengan metode reduksi biasa. 2. Membuat tabel implikasi untuk mendapatkan reduksi lebih lanjut dengan kaidah-kaidah implikasi. 3. Membuat tabel keadaan minimal dari hasil reduksi dan diagarm keadaan minimalnya. 4. Membuat tabel transisi dari tabel keadaan minimal sesuai dengan jenis flip-flopnya. 5. Menentukan formula masukan dari masing masing FF.

6. Mengimlementasikan formula masukan jadi rangkaian final. E. ANALISA DATA 1. Mereduksi tabel keadaan awal untuk kondisi X = 0 dan X = 1 beserta

kondisi Z : Tabel Reduksi Keadaan awal Q' 1 2 3 4 5 6 7 8 9 10 11 12

Qt+1, Z x=0 x=1 2,0 3,0 4,0 5,0 6,0 5, 7,0 8,0 9,0 10,0 11,0 4,0 11, 12,0 10,0 11,0 8,0 1,0 10,1 1,0 4,0 1,0 2,0 1,0 2,0 1,0

Table Hasil Reduksi

Q' 1 2 3 4 5 6 8 10 11 9

Qt+1, Z x= x=0 1 2,0 3,0 4,0 5,0 6,0 5,0 8,0 9,0 10,0 11,0 4,0 11,0 8,0 1,0 4,0 1,0 2,0 1,0 10,1 1,0

Catatan untuk tabel reduksi keadaan awal:  Nilai Q’ = 12 dieliminasi, dikarenakan nilai x = 0 dan x = 1 memiliki

nilai yang sama dengan nilai x = 0 dan x = 1 pada Q’ = 11, hal ini mengakibatkan untuk nilai baik pada x = 0 mapun x =1 memiliki nilai 12 harus diganti dengan 11.  Nilai Q’ = 7 dieliminasi, dikarenakan nilai x = 0 dan x = 1 memiliki

nilai yang sama dengan nilai x = 0 dan x = 1 pada Q’ = 5, hal ini mengakibatkan untuk nilai baik pada x = 0 mapun x =1 memiliki nilai 7 harus diganti dengan 5. Catatan untuk tabel hasil reduksi:  Urutan penulisan Q’ diurutkan dari nilai terkecil hingga terbesar (1 s.d.

11), kemudian untuk nilai Q’ = 9, diletakkan pada posisi paling akhir dikarenakan pada Qt+1 dengan x = 0 memiliki nilai Z = 1. 2. Merancang penyederhanaan menggunakan tabel implikasi :

Dengan ketentuan : a. Sumbu Y tidak ada Kepala.

b. Sumbu X tidak ada Ekor.

 Dikarenakan

nilai output (Z) baris yang berlogika 9 adalah 1 (berbeda dengan nilai output baris lainnya dan tidak memiliki pasangan baris lainnya yang memiliki output sama ), maka pada baris yang memiliki logika Y = 9 (logika awal = 9), semuanya di Cross

 Apabila terdapat variabel nilai yang sama dalam satu cell, maka nilai tersebut dieliminasi. Sehingga pada cell tersebut hanya ada satu pasang nilai.

 Karena semua nilai keadaan berikut yang keadaan awal berlogika 9 di Cross, maka semua keadaan berikut yang berlogika 9 juga di Cross, menjadi sebagai

 Dikarenakan

semua nilai keadaan berikut yang keadaan awal berlogika 4 di Cross, maka semua keadaan berikut yang berlogika 4 juga di Cross.

 Saat keadaan (sumbu

X) berlogika 8 ditarik keatas, ditemukan sel (8-2) yang belum di Cross, sementara dapat dilihat sel dengan letak (8-2) sudah di Cross, maka sel kolom 8 dengan nilai (8-2) harus di

 Saat keadaan (sumbu

Y) berlogika 8 ditarik kekanan, ditemukan sel (2-8), (6-8), dan (810) yang belum di Cross, sementara dapat dilihat sel dengan letak (2,8), (6,8), dan (8,10) sudah di Cross, maka sel kolom 8 dengan nilai (2-8), (6-8), dan (8-10) harus di Cross. 3. Membuat Tabel Minimal Reduksi

Kondisi terakhir dari tabel implikasi sebelumnya merupakan kondisi akhir penyederhanaan

dengan

tabel

Implikasi.

Dari

beberapa

kali

pengeliminasian , yaitu untuk nilai yang berlogika 9, kemudian nilai yang berlogika 4 juga mengalami pengeliminasian dan terakhir dilakukan pengeliminasian untuk nilai yang berlogika 8. Selanjutnya terdapat beberapa cell yang tidak di-cross

dan diklasifikasikan menjadi 2

kelompok berimpit yaitu keompok nilai 1,3,5,11 dan 2,6,10. Untuk selanjutnya nilai-nilai yang diimplikasi dan kelompok yang berimpt adalah sebagai berikut: (1, 3, 5, 11)  1 , (2, 6, 10)  2 , 9, 8, 4 1, 2, 4, 8, 9 Maka, dapat dibuat tabel kebenaran tereduksi dengan melihat tabel hasil reduksi keadaan awal sebagai berkut : Tabel Hasil Reduksi Keadaan Awal Q' 1 2 3 4 5 6 8 10 11 9

Qt+1, Z x= x=0 1 2,0 3,0 4,0 5,0 6,0 5,0 8,0 9,0 10,0 11,0 4,0 11,0 8,0 1,0 4,0 1,0 2,0 1,0 10,1 1,0

Table Minimal Reduksi Q' 1 2 4 8 9

Qt+1, Z x=0 x=1 2,0 1,0 4,0 1,0 8,0 9,0 8,0 1,0 2,1 1,0

 Pada Q’ = 1 dimana pada X = 1 yang bernilai 3,0 pada tabel

kebenaran tereduksi menjadi 1,0 dikarenakan 3 berimpit dengan 1, 3, 5, 11 dan telah dimasukan dalam satu kelompok 1.

 Pada Q’ = 2 dimana pada X = 1 yang bernilai 5,0 pada tabel

kebenaran tereduksi menjadi 1,0 dikarenakan 5 berimpit dengan 1, 3, 5, 11 dan telah dimasukan dalam satu kelompok 1.  Pada Q’ = 9 dimana pada X = 0 yang bernilai 10,1 pada tabel kebenaran tereduksi menjadi 2,1 dikarenakan 10 berimpit dengan 2, 6, 10 dan telah dimasukan dalam satu kelompok 2. 4. Membuat Diagram Keadaan

Sehingga dapat diperoleh Diagram keadaan minimal sebagai berikut :  Nilai 0/0, 1/0, 0/1

merupakan input X/Z.  Nilai Q’ dari tabel minimal reduksi ditunjukkan dengan angka berwarna ungu  Tampilan pada seven segment ditunjukkan dengan angka yang terdapat didalam lingkaran. 5. Membuat Tabel Transisi

Langkah-langkah untuk membuat tabel transisi: a. Menentukan jumlah FF (n) dengan formula 2n-1 < modulo ≤ 2n.  Terdapat 5 variabel output, yaitu 1-2-4-8-9  4 < 5 ≤ 8  23-1 < 5 ≤ 23, Sehingga didapat FF sejumlah 3 buah

(Q2, Q1, Q0).

b. Memasukkan pada tabel transisi

Awal (Qt)

1 2 4 8 9

Q 2 0 0 0 0 1

Q 1 0 0 1 1 0

Q 0 0 1 1 0 0

Q 2 0 0 0 0 0

Berikut X=0 Q Q Z 1 0 0 1 0 1 1 0 1 0 0 1 0 0 0 1 1

(Qt+1) X= Q Q 2 1 0 0 0 0 1 0 0 0 0 0

1 Q 0 0 0 0 0 0

Z 0 0 0 0 0

c. Menentukan formula masukkan

masing masing flip-flop dengan

menggunakan metode minimalisasi dengan metode peta karnaugh.

D2 XQ 2

D2 = D1 XQ 2

D1 =

Q1 Q0 0 0 0 1

1 1

0 0 0 0 0 0 0 d d 1 1 0 d d 1 1 0 0 1 0 X Q1 Q0 Q1 Q0 0 0 1 0 1 1 0 0 1 1 0 0 0 d d 1 1 0 d d 1 1 0 0 0 0 X Q0 + X Q1

1 0 0 d d 0

1 0

D0 XQ 2 0 0 0 1 1 1 1 0 D0 = X Q1 Z XQ 2 0 0 0 1 1 1 1 0

1 d d 0

Q1 Q0 0 0 0 1

1 1

1 0

1

1

0

0

1

d

d

d

0

d

d

d

0

0

0

0

Q1 Q0 0 0 0 1

1 1

1 0

0

0

0

0

1

d

d

d

0

d

d

d

0

0

0

0

Z = X Q2

Dari hasil penghitungan menggunakan peta karnaugh, maka dihasilkan formula masukkan untuk masing-masing flip-flop adalah sebagai berikut: D2 = X Q1 Q0 D1 = X Q0 + X Q1 D0 = X Q1 Z = X Q2 d. Menentukan tipe FF yang akan digunakan. Dalam pengamatan ini

digunakan D FF yang memiliki logika “input = output”.

Menggunakan D- Flip Flop:

Dengan menggunakan masukan word generator :

Dari rangkaian tersebut, maka bisa dilihat pada tampilan menggunakan red indikator dan seven segment, berdasarkan masukan pada word generator . WG 0000 0001 0000 0001 0000 0001 0000 0001 0010 0001 0010

Red indikator 7segment 0001 0000

0001 0000

0001 0000

0001 0000

0001 0010

0001 0010

0001 0010

0001 0000

0001 0010

0001 0010 0001 0010 0000

Hasil yang dapat dilihat melalui logic analyzer adalah sebagai berikut:

Looping ke-1

Looping ke-2

Looping ke-3

Berdasarkan diagram keadaan dan gelombang output dari logic analyzer maka dapat diketahui bahwa : •

Pada saat Looping ke-1 Dengan nilai x = 0 dan c = 0 maka output Z = 0 dan tampilan yang dimunculkan adalah 0, kemudian clock pertama dengan nilai x = 0 maka output Z = 0 dan tampilan yang dimunculkan adalah 1, kemudian clock kedua dengan nilai x = 0 maka output Z = 0 dan tampilan yang dimunculkan adalah 3, kemudian clock ketiga dengan nilai x = 0 maka output Z = 0 dan tampilan yang dimunculkan adalah 2, kemudian clock keempat dengan nilai x = 0 maka output Z = 0 dan tampilan yang dimunculkan adalah 2, kemudian clock kelima dengan nilai x = 1 maka output Z = 0 dan tampilan yang dimunculkan adalah 0,

•

Pada saat Looping 2 Dengan nilai x = 1 dan c = 0 maka output Z = 0 dan tampilan yang dimunculkan adalah 0, kemudian di-clock dengan nilai x = 0 maka output Z = 0 dan tampilan yang dimunculkan adalah 1, kemudian diclock lagi dengan nilai x = 0 maka output Z = 0 dan tampilan yang dimunculkan adalah 3, kemudian di-clock lagi dengan nilai x = 1 maka output Z = 0 dan tampilan yang dimunculkan adalah 4, kemudian diclock lagi dengan nilai x = 1 maka output Z = 0 dan tampilan yang dimunculkan adalah 0,

•

Pada saat loopping ke-3 Dengan nilai x = 1 dan c = 0 maka output Z = 0 dan tampilan yang dimunculkan adalah 0, kemudian di-clock dengan nilai x = 0 maka output Z = 0 dan tampilan yang dimunculkan adalah 1, kemudian diclock lagi dengan nilai x = 0 maka output Z = 0 dan tampilan yang

dimunculkan adalah 3, kemudian di-clock lagi dengan nilai x = 1 maka output Z = 0 dan tampilan yang dimunculkan adalah 4, kemudian diclock lagi dengan nilai x = 0 maka output Z = 1 dan tampilan yang dimunculkan adalah 1, kemudian di-clock lagi dengan nilai x = 1 maka output Z = 0 dan tampilan yang dimunculkan adalah 0, kemudian diclock lagi dengan nilai x = 1 maka output Z = 0 dan tampilan yang dimunculkan adalah 0, •

Penggunaan rangkaian ini dapat digunakan sebagai detektor ataupun digunakan sebagi kunci pasword, karena pada prinsip kerjanya tabel implikasi ini mirip dengan cara kerja detektor BCD.

F. KESIMPULAN 1. Tabel Implikasi merupakan salah satu metode penyederhanaan

logika yang akurat dan efektif, sehingga dapat menghasilkan rangkaian yang sesederhana mungkin untuk melakukan proses pencacahan logika. Metode ini dulunya dipakai/ditemukan oleh M.C. Paull dan S.H.Unger. 2. Hasil penyederhanaan dengan metode Tabel Implikasi cukup efektif dan akurat. Namun perancangannya membutuhkan waktu yang lebih lama. 3. Ada 7 langkah standart pada perancangan penyederhanaan dengan metode Tabel Implikasi, antara lain : a. Membuat tabel keadaan (kondisi awal). b. Mereduksi tabel dengan metode reduksi standar. c. Menyederhanakan tabel dengan metode tabel Implikasi. d. Membuat tabel keadaan minimal dari hasil penyederhanaan dengan metode Tabel Implikasi. e. Membuat diagram keadaan minimal untuk melihat hasil / proses tabel yang sudah disederhanakan. f. Membuat

persamaan

masukan

elemen

memori

(bisa

juga

menggunakan metode Karnaugh Map). g. Implementasi persamaan pada rangkaian. 4. Implementasi komponen rangkaian yang dipakai menyesuaikan sesuai dengan hasil penyederhanaan (lebih efisien dan hemat). 5. Agar

memudahkan dalam penganalisisan, output dari masing –

masing Flip – Flop (D2, D1, D0, dan Z) bisa disambung dengan

lampu indikator dan 7-Segment. Sedangkan input X dan Clock dapat diganti saklar yang dihubungkan dengan Vcc (logika 1) dan Ground (logika 0). Atau untuk lebih jelasnya lagi, seluruh port input dan output

tadi

bisa

disambungkan

ke

logic

menggunakan masukan dari word generator.

analyser

dengan