Unidad Iii - 1era Parte

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PROF: ING. GLORIA BOTINA / PROF: ING. JAIR BARRERA

UNIDAD III ANALISIS Y DISEÑO DE CIRCUITOS COMBINACIONALES

SUMADORES Los sumadores son muy importantes no solamente en los ordenadores, sino en muchos tipos de sistemas digitales en los que se procesan datos numéricos. Comprender el funcionamiento de un sumador es fundamental en el estudio de los sistemas digitales.

Semi-sumadores Un semi-sumador admite dos dígitos binarios en sus entradas y produce dos dígitos binarios en sus salidas: un bit de suma y un bit de acarreo. Tal y como vemos en el funcionamiento lógico de un semi-sumador, expuesto en la Figura 3.1(b), las expresiones correspondientes a la suma y al acarreo se pueden obtener a partir de sus valores de entrada. Observe que la salida de acarreo (Cout) es 1 sólo cuando A y B valen 1; por tanto, Cout puede expresarse como una operación AND de las variables de entrada. La salida correspondiente a la suma (Σ) es 1 sólo si las variables A y B son distintas. Por consiguiente, la suma puede expresarse como una operación OR-exclusiva de las variables de entrada. Por lo tanto A ⊕ B y Cout= AB

(a)

(b)

(c) Figura 3.1 (a) Símbolo lógico de un semi-sumador, (b) Tabla de la verdad, (c) Diagrama lógico.

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Sumadores completos Un sumador completo tiene tres entradas, incluyendo una entrada de acarreo, y genera una salida de suma y otra de acarreo. La diferencia principal entre un sumador completo y un semi-sumador es que el sumador completo admite un acarreo de entrada.

(a)

(b) Figura 3.2. (a)Símbolo lógico de un sumador completo, (b) Tabla de verdad.

Un sumador completo suma los dos bits de entrada y el bit de acarreo de entrada. A partir del semi-sumador, ya conocemos que la suma de los dos bits de entrada A y B consiste en la operación OR-exclusiva entre estas dos variables, A ⊕ B . Para sumar el acarreo de entrada (Cin) a los bits de entrada, hay que volver a aplicar la operación OR-exclusiva, obteniéndose la siguiente ecuación de salida para el sumador completo:

∑ = (A ⊕ B) ⊕ C

in

Esto significa que, para implementar la función de un sumador completo, se pueden utilizar dos puertas OR-exclusiva. La primera tiene que generar el término A ⊕ B , y la segunda toma como entradas la salida de la primera puerta XOR y el acarreo de entrada, como se muestra en la Figura 3.3(a)

Figura 3.3. Lógica de un sumador completo. (a)Lógica necesaria para sumar 3 bits, (b) Diagrama lógico.

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(b)

(a) Figura 3.3. Sumador completo implementando mediante sumadores. (a) Dos semi-sumadores formando un sumador completo, (b) Símbolo lógico de un sumador completo

SUMADORES BINARIOS EN PARALELO Los sumadores disponibles en circuito integrado son sumadores paralelos binarios. Un único sumador completo es capaz de sumar dos números binarios de 1 bit y un bit de acarreo. Para sumar números binarios de más de un bit, se tienen que utilizar sumadores completos adicionales. Cuando se suman dos números binarios, cada columna genera un bit de suma y un 1 ó 0, correspondiente al bit de acarreo, que se añade a la columna inmediata de la izquierda, como se muestra a continuación con dos números de 2 bits.

Para implementar la suma de números binarios, se requieren tantos sumadores completos como bits tengan los números que se quieren sumar. Así, para números de dos bits se necesitan dos sumadores, para números de cuatro bits hacen falta cuatro sumadores, y así sucesivamente. La salida de acarreo de cada sumador se conecta a la entrada de acarreo del sumador de orden inmediatamente superior, como se muestra en la Figura 3.4 para un sumador de 2 bits. Se puede tener en cuenta que se puede usar un semi-sumador para la posición menos significativa, o bien se puede poner a 0 la entrada de acarreo de un sumador completo, ya que no existe entrada de acarreo en la posición del bit menos significativo. En la Figura 3.4 los bits menos significativos (LSB) de los dos números se representan como A1 y B1 Los siguientes bits de orden superior se representan como A2 y B2. Los tres bits de suma son. ∑1, ∑2 y ∑3. Se observa que el acarreo de salida del sumador completo de más a la izquierda se convierte en el bit más significativo (MSB) en la suma ∑3. UNIDAD 3

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Figura 3.4. Diagrama de bloques de un sumador paralelo de 2 bits.

Ejemplo 3.1: Verificar que el sumador paralelo de 2 bits de la Figura 3.5 realiza la siguiente suma correctamente: Solución:

1

10 + 11 101

Figura 3.5. sumador paralelo de 2 bits

SUMADORES EN PARALELO DE CUATRO BITS Un sumador en paralelo de 4 bits básico se implementa mediante cuatro sumadores completos, como se muestra en la Figura 3.6. De nuevo, los bits menos significativos (A1 y B1) de cada número que se suma, se introducen en el sumador completo que está más a la derecha; los bits de orden más alto se introducen sucesivamente en los siguientes sumadores, aplicando los bits más significativos de cada número (A4 y B4) al sumador que está más a la izquierda. La salida de acarreo de cada sumador se conecta a la entrada de acarreo del siguiente sumador de orden superior. Estos acarreos se denominan acarreos internos. UNIDAD 3

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En la mayoría de las hojas de características suministradas por los fabricantes, se denomina C0 al acarreo de entrada del sumador del bit menos significativo; C4, en el caso de cuatro bits sería el acarreo de salida del sumador del bit más significativo; ∑1 (bit menos significativo (LSB)) hasta ∑4 (bit más significativo (MSB)) son las sumas de salida. El símbolo lógico correspondiente se muestra en la Figura 3.6(b).

(a)

(b) Figura 3.6. Sumador en paralelo de 4 bits (a) Diagrama de bloques (b) Símbolo lógico

LOS SUMADORES MSI 74LS83A Y 74LS283 Ejemplos de sumadores en paralelo de cuatro bits que están disponibles como circuitos integrados a media escala (MSI) son los dispositivos TTL Schottky de bajo consumo 74LS83A y 74LS283. Estos dispositivos los podemos encontrar también en otras familias lógicas como TTL estándar (7483A y 74283) y CMOS (74HC283). El 74LS83A y el 74LS283 son funcionalmente idénticos, pero no compatibles en cuanto a pines, es decir, la numeración de pines para las entradas y salidas es distinta, ya que los pines de alimentación y masa son diferentes. En el 74LS83A, Vcc es el pin 5 y tierra es el pin 12 en un encapsulado de 16 pines. Para el 74LS283, Vcc es el pin 16 y tierra es el pin 8, la cual es una configuración más estándar. Los símbolos lógicos de ambos dispositivos, junto con la numeración de sus pines entre paréntesis, se muestran en la Figura 3.7.

Figura 3.7. Sumadores en paralelo MSI de 4 bits.

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Ejemplo 3.2: Diseñar un circuito conversor BCD a código exceso 3, utilizando el sumador 74LS83. Solución: Siendo el LSB A1 y el MSB A4, B1 el LSB y B4 el MSB.

EXPANSION DE SUMADORES Un sumador en paralelo de 4 bits se puede expandir para realizar sumas de dos números de 8 bits, utilizando dos sumadores de cuatro bits. La entrada de acarreo del sumador de menor orden (C0) se conecta a tierra, ya que no existe acarreo en la posición del bit menos significativo, y la salida de acarreo del sumador de menor orden se conecta a la entrada de acarreo del sumador de orden superior, como se puede ver en la Figura 3.8. Este proceso se denomina conexión en cascada. Se puede observar que, en este caso, el acarreo de salida se designa como C8, dado que se genera a partir del bit que se encuentra en la posición número 8. El sumador de menor orden es el que realiza la suma de los cuatro bits menos significativos, mientras que el sumador de orden superior es el que suma los cuatro bits más significativos de los dos números binarios.

Figura 3.8. Ejemplo de expansión de sumadores.

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SUMADOR BCD Posiblemente el código más comúnmente empleado sea el BCD, utilizado en computadoras digitales para representar números decimales. La única desventaja de este código es que por cada dígito decimal se requieren 4 dígitos binarios (bits), esto quiere decir que se tendrán 16 combinaciones, de las cuales sólo son válidas del 0 al 9, quedando como opcionales 6 combinaciones. Si se utilizan sumadores completos de 4 bits, sólo se podría obtener como resultado válido el 1001 (910), pero utilizando un circuito corrector y el bit de acarreo se pueden tener 5 bits, con lo cual se puede obtener como salida válida a 0001 1001 (1910), que es el valor máximo que se puede generar y además, porque los valores de los sumandos de entrada son 9+9+1=19, siendo el 1 en la suma, el acarreo de salida. En la tabla 3.1 se muestra las correcciones que hay que hacer para realizar la suma BCD, recordar que cuando el resultado de la suma es mayor que 9 o se genera acarreo hay que sumar 610 o 01102.

Tabla 3.1. Correcciones para la suma BDC.

Para diseñar el circuito corrector, tomamos el bit de acarreo de salida sumador (C4); obtenemos la expresión boolena con el mapa de Karnaugh de los valores que requieren corrección (1010, 1110, 1210, 1310, 1410,1510), por lo tanta la expresión boolena nos queda: Cn = C4 + ∑10,11,12,13,14,15

∑10,11,12,13,14,15 representa la suma de minitérminos, por lo cual cada termino toma el valor de 1. Realizando tabla de Karnaugh nos queda:

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Cn = C 4 + S 3 S 2 + S 3 S 1 Aplicando DeMorgan:

Cn = C 4 ( S 3 S 2 )( S 3 S 1 )

(b)

(a) Figura 3.9. Sumador BCD. (a) Con circuito corrector utilizando compuertas AND y OR, (b) Con circuito corrector utilizando compuertas NAND.

RESTADORES La mayoría de las computadoras modernas utilizan el sistema complemento a 2 para representar números negativos y para efectuar la sustracción. Las operaciones de adición y sustracción de números con signo se pueden efectuar usando solamente la operación de adición si se emplea la forma complemento a 2 para representar números negativos.

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Cuando se emplea el sistema complemento a 2, el número por restarse (el sustraendo) se complementa a 2 y luego se suma al minuendo (el número del que se resta el sustraendo). El circuito sumador paralelo que se ha venido analizando (78LS48), se puede adaptar para efectuar la sustracción, si se da un medio para tomar el complemento a 2 del número (sustraendo). El complemento a 2 de un número binario se obtiene complementando (invirtiendo) cada bit y luego sumando 1 al LSB. La figura 3.10 muestra la forma en que esto se puede llevar a cabo. Las salidas invertidas del sustraendo se emplean en vez de las salidas normales; es decir, B0, B1 B2 y B3 se alimentan a las entradas del sumador (recordar que B3 es el bit de signo). Este se ocupa de complementar cada bit del número B. Asimismo, C0 se convierte en un 1 lógico, de manera que suma otro 1 al LSB del sumador; esto ocasiona el mismo efecto que sumar 1 al LSB del registro B para formar el complemento a 2. Las salidas S3 al S0 representan los resultados de la operación de sustracción. Por supuesto, S3 es el bit de signo del resultado e indica si el resultado es positivo o negativo. La salida del acarreo C4 se descarta.

Figura 3.10. Sumador paralelo que se usa para realizar la sustracción (A - B) con el sistema complemento a 2. Se invierten los bits del sustraendo (B), y C0 = 1 para producir el complemento a 2.

MULTIPICADOR BINARIO La multiplicación de números binarios se efectúa igual que la de números decimales. El multiplicando se multiplica por cada bit del multiplicador, comenzando por el bit menos significativo. Cada una de estas multiplicaciones forma un producto parcial. Los productos parciales sucesivos se desplazan una posición a la izquierda. El producto final se obtiene sumando los productos parciales. Para ver cómo puede implementarse un multiplicador binario con un circuito combinacional consideremos la multiplicación de dos números de dos bits, como se muestra en la Figura 3.11. Los bits del multiplicando son B1 y B0 los bits del multiplicador son A1 y A0 y el producto es C3C2C1C0. El primer producto parcial se forma multiplicando A0 por B1B0. La multiplicación de dos bits como A0 y B0 produce 1 si ambos bits son 1; de lo contrario, produce 0. Esto es idéntico a la operación AND. Por tanto, el producto parcial puede implementarse con compuertas AND como se UNIDAD 3

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indica en el diagrama. El segundo producto parcial se forma multiplicando A1, por B1B0 y se desplaza una posición a la izquierda. Los dos productos parciales se suman con dos circuitos de semisumador (SS). Por lo regular los productos parciales tienen más bits, y ello obliga a usar sumadores completos para obtener la suma de los productos parciales. Observe que el bit menos significativo del producto no tiene que pasar por un sumador porque se forma con la salida de la primera compuerta AND.

Figura 3.11. Multiplicador binario de dos bits por dos bits.

Podemos construir de forma similar un multiplicador binario de más bits con circuitos combinacionales. Se obtiene el AND de un bit del multiplicador y cada bit del multiplicando en tantos niveles como haya bits en el multiplicador. La salida binaria de cada nivel de compuertas AND se suma al producto parcial del nivel anterior para formar un nuevo producto parcial. El último nivel genera el producto. Si el multiplicador tiene J bits y el multiplicando tiene K bits, necesitaremos (J x K) compuertas AND y (J-1) sumadores de K bits para obtener un producto de J + K bits. Para otro ejemplo, consideremos un circuito multiplicador que multiplica un número binario de cuatro bits por uno de tres bits. Representaremos el multiplicando con B3B2B1B0, y el multiplicador con A3A2A1. Puesto que K = 4 y J = 3, necesitaremos 12 compuertas AND y dos sumadores de cuatro bits para obtener un producto de siete bits, El diagrama lógico del multiplicador se presenta en la Figura 3.12.

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Figura 3.12. Multiplicador binario de 4 bits por 3 bits.

Existen dos tipos de circuitos integrados multiplicadores binarios: los multiplicadores binarios seriales con registros de acarreo y los multiplicadores binarios paralelos (74284 y 74285).

COMPARADOR BINARIO DE MAGNITUD. La función principal de un comparador consiste en comparar las magnitudes de dos cantidades binarias para determinar su relación. En su forma más sencilla, un circuito comparador determina si dos números son iguales. La puerta OR-exclusiva se puede emplear como un comparador básico, ya que su salida es 1 si sus dos bits de entrada son diferentes y 0 si son iguales. La Figura 3.13 muestra una puerta OR-exclusiva utilizada como comparador de 2 bits.

Figura 3.13. Funcionamiento de un comparador básico.

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Para comparar números binarios de dos bits, se necesita una puerta ORexclusiva adicional. Los dos bits menos significativos (LSB) de ambos números se comparan mediante la compuerta G1 y los dos más significativos (MSB) son comparados mediante la compuerta G2, como se muestra en la Figura 3.14. Si los dos números son iguales, sus correspondientes bits también lo son, y la salida de cada puerta OR-exclusiva será 0. Si los correspondientes conjuntos de bits no son idénticos, la salida de la puerta OR-exclusiva será un 1. Para obtener un único resultado de salida que indique la igualdad o desigualdad entre los dos números, se pueden usar dos inversores y una puerta AND, como muestra la Figura 3.14. La salida de cada puerta OR-exclusiva se invierte y se aplica a la entrada de la puerta AND. Cuando los bits de entrada de cada OR-exclusiva son iguales, (lo que quiere decir que los bits de ambos números son iguales) las entradas de la puerta AND son 1, por lo que el resultado a su salida también será 1. Cuando los dos números no son iguales, al menos un par de bits será distinto, lo que da lugar a al menos un 0 en una de las entradas de la puerta AND, y el resultado a su salida será 0. Por lo tanto, la salida de la puerta AND indica la igualdad (1) o desigualdad (0) entre dos números.

Figura 3.14. Diagrama lógico de comparación de dos números binarios de 2 bits.

La Figura 3.15 ilustra la operación para dos casos específicos de valores de entrada. Ejemplo 3.3: Aplicar cada uno de los siguientes conjuntos de números binarios a las entradas del comparador de la Figura 3.15 y determinar la salida, evaluando los niveles lógicos a través del circuito. a) 10 y 10

b) 11 y 10

Figura 3.15. La puerta OR-exclusiva y el inversor se han reemplazado por un símbolo NOR-exclusiva para reducir el número de compuertas.

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Solución: a) La salida es 1 para las entradas 10 y 10, como se ve en la Figura 3.15 (a). b) La salida es 0 para las entradas 11 y 10, como se ve en la Figura 3.15 (b). Un circuito comparador básico se puede ampliar para poder tratar cualquier número de bits, como se muestra en la Figura 3.16 para el caso de números de 4 bits. La puerta AND establece la condición de que todos los bits de los dos números que se comparan tienen que ser iguales si los números lo son.

Figura 3.16. Diagrama lógico de la comparación de dos números de 4 bits, A3 A2 A1A0 y B3B2 B1 B0

Circuitos integrados comparadores. Además de disponer de una salida que indica si los dos números son iguales, muchos circuitos integrados comparadores tienen salidas adicionales que indican cuál de los dos números que se comparan es el mayor. Esto significa que existe una salida que indica cuándo el número A es mayor que el número B (A>B) y otra salida que indica cuándo A es menor que B (A
Figura 3.17. Símbolo lógico de un comparador de 4 bits con indicadores de desigualdad.

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Un método general para implementar estas dos funciones de salida adicionales se muestra en la Figura 3.18. Para poder entender la circuitería lógica requerida para las salidas A>B y A
Figura 3.18. Diagrama lógico de un comparador de 4 bits.

Para ello vamos a utilizar dos números de 4 bits, A y B, cuyo formato general es A3A2A1A0 para el primer número, y B3B2B1B0 para el otro. Para determinar una desigualdad entre los números A y B, nos fijamos primero en los bits más significativos de cada número.

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Pueden ocurrir las siguientes condiciones: 1. Si A3=1y B3=0, entonces A es mayor que B. 2. Si A3=0 y B3=1, entonces A es menor que B. 3. Si A3=B3, entonces tenemos que examinar los siguientes bits de orden inmediatamente menor. Estas tres proposiciones son válidas para cada posición que ocupen los bits dentro del número. El procedimiento general consiste en comprobar una posible desigualdad en cualquier posición, comenzando por los bits más significativos. Cuando se encuentra una desigualdad, la relación entre ambos números queda inequívocamente establecida y cualquier otra desigualdad entre bits con posiciones de orden menor debe ignorarse, ya que podrían indicar una relación entre los números completamente opuesta. La relación de más alto orden es la que tiene prioridad.

El comparador de magnitud de 4 bits 7485. El 7485 es un comparador de tipo MSI, que también se encuentra disponible en la familia LS TTL y en otras. El símbolo lógico se muestra en la Figura 3.19 con la numeración de los pines entre paréntesis.

Figura 3.19. Símbolo lógico del comparador de 4 bits magnitud 7485.

Este dispositivo tiene todas las entradas y salidas del comparador discutido anteriormente y, además, tres entradas en cascada: AB. Estas entradas permiten utilizar varios comparadores en cascada para la comparación de cualquier número binario con más de cuatro bits. Para expandir el comparador, las salidas AB del comparador de menor orden se conectan en cascada a las entradas del siguiente comparador de orden inmediatamente superior. El comparador de menor orden tiene que tener un nivel alto en la entrada A-B y un nivel bajo en las entradas A>B y A
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Ejemplo 3.4: Utilizar comparadores 7485 para comparar las magnitudes de dos números de 8 bits. Dibujar los comparadores con sus correspondientes interconexiones. Solución: Se necesitan dos comparadores 7485 para comparar dos números de 8 bits. Estos se conectan en cascada como se muestra a continuación:

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