De Cuong Ktmt - K50cb

Computer Achitecture

Đề cương ôn tập môn: Kiến trúc máy tính Câu 1: Nguyên tắc thông tin tín hiệu giữa CPU và các thiết bị trong máy tính? Trả Lời: Bộ giải mã địa chỉ

R/w Đệm Thiết bị 1 dữ liệu

R/w Đệm Thiết bị 2 dữ liệu

R/w Đệm Thiết bị 3 dữ liệu

CPU CS1

CS2

CS3 Bus dữ liệu Bus điều khiển

- CPU gửi địa chỉ đến bộ giải mã địa chỉ, địa chỉ được giải mã, thiết bị 2 được chọn thì CS2 = 1 còn các CS khác = 0 và nối cache TB2 với Bus dữ liệu. - CPU quyết định việc đọc và ghi: Read: 1, Write: 0. Câu 2: Các thành phần cơ bản của máy tính? Trả lời: Các thành phần cơ bản của máy tính gồm có: - CPU = CU + ALU -

Bộ nhớ chính: dung lượng nhỏ nhưng có tốc độ cao (RAM + ROM + CACHE)

- Thiết bị vào/ra. -

Bus: +Bus dữ liệu

College of Technology

1

Computer Achitecture - Clock: tạo xung nhịp để đồng bộ, ảnh hưởng lớn đến tốc độ máy tính. - Ghép nối vào/ra. Hệ điều hành: quản lý:

-

+ Ram CMOS: nhớ tạm thời. VD: giờ hệ thống nuôi bằng Pin CMOS. + Rom BIOS: lưu thông tin hệ thống, cho phép các HDH chạy được. + Chip set: thao tác vào/ra giữa CPU và các thiết bị khác. Bộ nhớ chính RAM

ROM

Cloc k

Nguồn nuôi BUS hệ thống

CPU

Ghép nối

Ghép nối

Input

Output

Input device

Hệ điều hành

Output device

Câu 3: Các khái niệm về lệnh máy, ngôn ngữ máy và máy ảo? Trả lời: Lệnh máy: Các mạch điện tử của máy tính có thể hiểu và thực hiện trực tiếp được một tập hợp hữu hạn các lệnh rất đơn giản: - Cộng 2 số với nhau. - Kiểm tra xem một số có băng 0 hay không. - Vận chuyển một nhóm dữ liệu từ vùng này của bộ nhớ sang một vùng khác. Các lệnh rất đơn giản này thường được gọi là chỉ thị máy hay lệnh máy (ínstruction). College of Technology

2

Computer Achitecture Ngôn ngữ máy: tập các lệnh chạy trực tiếp trên các mạch điện tử. Máy tính có thể hiều và thực hiện trực tiếp, không cần thông qua biến đổi nào khác. Mức máy: máy tính chia làm nhiều mức. Máy ảo là một mức nghiên cứu coi như 1 máy tính. - Mức 0: mức logic số, chạy trực tiếp trên các mạch điện tử. - Mức 1: mức vi chương trình, gồm một số thao tác đơn giản gọi là vi lệnh. - Mức 2: mức máy thông thường. - Mức 3: mức máy hệ điều hành, xây dựng trên mức 2, nhưng có thể làm việc với mức 1 và 0. - Mức 4: mức Assembly, gồm các từ gợi nhớ nên tương đối thân thiện. - Mức 5: mức ngôn ngữ bậc cao, lập trình ứng dụng. Câu 4: Phân tích thiết kế các mạch logic tổ hợp: bộ Multiplexer, Demultiplexer, bộ cộng, bộ so sánh, bộ giải mã.(Xem trong SGK trang: 53- 57) Câu 5: Biểu diễn số dấu chấm phảy động theo chuẩn IEEE754/1985 ? Trả lời: - Do số lớn và số nhỏ sẽ được viết ngắn gọn hơn khi biểu diễn bằng dấu chấm phẩy động nên tiết kiệm được bộ nhớ. Công thức tổng quát:

X = M.RE

- M: phần định trị - E: số mũ - R: cơ số. Chuẩn IEEE754/1985: R = 2 => X= (-1)s x 2E-B x 1,F - s: bit dấu. - E: số mũ. -

B: thường 2m-1 : m là số bit mũ.

College of Technology

3

Computer Achitecture - F: phần định trị 3 dạng số dấu chấm động: - 32 bit (single) - 64 bit (double) - 128 bit (quadruple)

Bề rộng s E F E max E min Độ dịch B

Single 1 8 23 32 255 0

Double 1 11 52 64 2047 0

Quadruple 1 15 111 128 32767 0

127

1023

16383

Biểu diễn: s

E

F

VD: -2345.12510 = 100100101001.0012 = -1.00100101001001 x 211  s = 1; E = 13810 = 10001010 F = 00100101001001 00000000000.... (Dãy này có 23 bit nên phải thêm 12 bit bổ xung ở cuối). College of Technology

4

Computer Achitecture (E = 11 + 127 = 13810 do E - B = 11)

Câu 6: SRAM, ROM mặt lạ, EEPROM ? Trả lời: 1.

SRAM: Sơ đồ:

Xi Yi C S S R

Q

D out

Din Giải thích hoạt động (Sơ lược): phần tử nhớ (i, j) được chọn => X i = Yj = 1; khi phần tử nhớ được kích hoạt CS = 1. -

Nếu W/R = 1 => dữ liệu được viết vào phần tử nhớ (dữ liệu là: 0 hay 1 phụ thuộc vào tín hiệu vào Din).

College of Technology

5

Computer Achitecture -

Nếu W/R = 0 => dữ liệu được đọc ra Dout.

So sánh tốc độ của SRAM và DRAM: SRAM nhanh hơn DRAM do dữ liệu được đọc/ghi vào SRAM là tín hiệu điện và gần như là tức thời còn đối với DRAM thì chậm do mất thời gian phóng/nạp điện cho tụ điện. 2.

ROM mặt nạ: - Thường được tổ chức dưới dạng ma trận như hình vẽ. Trạng thái có hay không có Diot tại vị trí (i, j) của ma trận được sử dụng để biểu diễn một bit dữ liệu là 0 hay 1. - Chỉ có thể đọc dữ liệu. Việc ghi vào ROM chỉ do nhà sản xuất thực hiện (Sơ đồ SGK)

3.

EEPROM: - Được chế tạo từ 1 transitor trường có cực cửa được điều khiển bằng điện. -

Ghi dữ liệu: đặt một hiệu điện thế đủ lớn vào S và D => các e ở lớp tiếp giáp sẽ di chuyển đến đế SiO2. Khi lượng e đủ lớn thì giá trị được ghi là 1.

- Xóa dữ liệu: cho một hiệu điện thế giữa S và chân điều khiển (cửa).

College of Technology

6

Computer Achitecture S AL

SiO2

D

Cực cửa có điều khiển

Câu 7: Tổ chức của chip nhớ ? Trả lời: 1. Giải mã địa chỉ: (có 2 cách giải mã địa chỉ) a. Giải mã tuyến tính: áp dụng với có dung lượng thấp (chỉ giải mã hàng hoặc cột) => nếu dung lượng nhớ lớn thì sẽ tốn địa chỉ. b.

Giải mã 2 bước: hàng và cột được giải mã riêng biệt trong đó địa chỉ cột được giải mã như sau: • Số cột của ma trận nhớ được chia thành w nhóm, mỗi nhóm gồm s bit => mỗi từ vật lý (1 hàng) gồm w từ logic. Bộ giải mã cột sử dụng s bộ hợp kênh có w đường vào.

VD: xem trong vở nha! 

Trên thực tế dùng phương pháp định địa chỉ multiplex: • Do số lượng dây địa chỉ hàn và cột lớn => người ta thường sử dụng bộ hợp kênh để truyền cả bộ địa chỉ hàng và cột trên cùng dây địa chỉ. • Tại cùng một thời điểm, bộ chốt sẽ xác định đâu là địa chỉ hàng, đâu là địa chỉ cột.

2. Ghép nối các chip và module nhớ: có 2 cách ghép nối - Tăng dung lượng nhớ: độ dài từ nhớ vật lý giữ nguyên. - Tăng độ dài từ nhớ: số lượng từ nhớ không đổi. Câu 8: Các phương pháp ánh xạ giữa cache và bộ nhớ chính ? College of Technology

7

Computer Achitecture Trả lời: 1.

Phương pháp ánh xạ trực tiếp:

Tag

L ine

B yte

Main Memory

Cache

Block 1

Line 1

So sánh

Line 2

Block 2 +

Block 3

Line 3 +

Cache hit

Block n-1 Line n-1

Block n

Line n Cache miss

Khi CPU truy xuất dữ liệu, nó gửi đến bộ nhớ cache trước tiên một dãy bit gồm 3 phần: tag, line, byte: - Căn cứ vào dãy bit địa chỉ line, CPU sẽ tìm đến line tương ứng trong cache. Sau đó nó lấy tag của line đó. -

Nếu tag của line đó phù hợp với dãy bit tag mà CPU gửi tới (so sánh qua bộ so sánh) thì gọi là “cache hit” và dữ liệu cần thiết được tìm thấy trong cache. Khi đó dãy bit “byte” sẽ được sử dụng để lấy byte thông tin chứa trong line đó.

- Nếu tag của không phù hợp vói dãy bit “tag” thì gọi là “cache miss” và dữ liệu cần truy xuất không có trong cache. Khi đó CPU sẽ tìm dữ liệu ngoài bộ nhớ chính. 2. Phương pháp ánh xạ liên kết toàn phần: Trong phương pháp này mỗi block có thể được nạp vào bất kì line nào của cache. Địa chỉ bộ nhớ do CPU phát ra được chia làm 2 trường: tag, byte. Để

College of Technology

8

Computer Achitecture kiểm tra xem block có trong cache hay không phải kiểm tra tất cả các thẻ trong line. Cache Tag

Byte

Line 1

Main Memory

Line 2

Block 1

Line 3

Block 2

So sánh +

Block 3

+

Cache hit

Line n Block n-1 Block n

Cache miss

Giải thích hoạt động: ....... 3. Phương pháp ánh xạ liên kết tập hợp: Là phương pháp trung hòa giữa 2 phương pháp trên. -

Chia cache thành các tập hợp s0, s1, s2, ...., sn. Mỗi tập hợp có thể gồm 2, 4, 8... line.

-

Mỗi block qui định được nạp vào line nào đó trong một tập hợp nhất định. (B0 -> s0, B1 -> s1......)

- Địa chỉ do CPU gửi tới gồm 3 trường: tag, set, byte.

College of Technology

9

Computer Achitecture Cache Tag

Set

Line 1

Byte

Line 2 Line 3 So sánh

S1

Main Memory Block 1

S2

Block 2

+

+

Cache hit

Block 3

Line n-1 Line n

Sk-1 Block n-1 Block n

Cache miss

Giải thích hoạt động:......... Câu 9: Bus không đồng bộ ? Trả lời: Bus không đồng bộ khắc phục được nhược điểm của bus đồng bộ. Hoạt động theo cơ chế handshake (bắt tay), không sử dụng đồng hồ giữ nhịp, chu kỳ có thể khác nhau đối với từng loại thiết bị. 2 tín hiệu handshake là: . Thao tác đọc bộ nhớ: -

Ngay sau khi addr được ổn định trên bus addr, tín hiệu được chuyển thành mức thấp, thông báo quá trình đọc bộ nhớ.

-

Master gửi

-

Ngay sau khi hoàn thành giải mã địa chỉ, slave sẽ phát master: dữ liệu đã ổn định trên bus.

và

để báo cho slave là bus đã sẵn sàng. báo cho

- Kết thúc quá trình đọc, các tín hiệu chuyển sang trạng thái đầu để xác nhận hoàn thành.  Đây là full handshake (4 quá trình) College of Technology

10

Computer Achitecture Hiện nay phổ biến vẫn là bus đồng bộ, do thiết kế đơn giản, dễ thực hiện. Bus không đồng bộ thường dùng trong quá trình điều khiển.

Addres s

Địa chỉ nhớ sẽ đọc

DATA

DATA

Câu 10: Vi lệnh ? (Xem trong SGK: 110 – 113) Câu 11: Bộ nhớ ảo ? Trả lời: Do bộ nhớ chính thường là nhỏ và đắt tiền nên để giải quyết vấn đề này là sử dụng bộ nhớ phụ (chẳng hạn là đĩa). Người lập trình chia chương trình ra làm một số phần, gọi là overlay, mỗi overlay nằm lọt trong bộ nhớ. Để chạy chương trình, các overlay lần lượt được đưa và người lập trình phải quản lý toàn bộ quá trình overlay. Kỹ thuật này được sử dụng rộng rãi trong nhiều năm nhưng đòi hỏi công sức của người lập trình cho việc quản lý overlay nên cần có một phương pháp thực hiện quá trình overlay một cách tự động. Phương pháp này được gọi là bộ nhớ ảo – Virtual Memory. Việc phân trang (Paging): Kỹ thuật thực hiện overlay tự động được gọi là phân trang – paging, các đoạn chương trình được đọc vào bộ nhớ chính từ bộ nhớ phụ được gọi là các trang. Như vậy bộ nhớ ảo được chia thành nhiều trang, mỗi trang được đánh số thứ tự và có địa chỉ trang. Bộ nhớ chính cũng được tổ chức thành các trang nhỏ có độ dài như bộ nhớ ảo thành các khung trang. Thực hiện việc phân trang: (Khá dài trong SGK: 158) Câu 12: Cấu trúc của VXL 8086 ? College of Technology

11

Computer Achitecture Trả lời: Xét cấu trúc 8086: - Là bộ xử lý 16bit -

Bus địa chỉ: 20bit => quản lý được 220 = 1M ô nhớ.

- Xung nhịp: 4,7 MHz ÷ 10MHz. - Sơ đồ khối:

BIU

Ghép nối ngoài

Bus C 6

Bus B

5

CS DS SS ES IP

Các thanh ghi đoạn

4 3 2

Hàng đợi lệnh PQ

1

Bus A

AH BH CH DH

AL BL CL DL SP BP SI

Các thanh ghi đa năng, con trỏ

DI

CU

Hệ thống điều khiển

AL U Các toán hạng Cờ

EU

Giải thích sơ đồ cấu tạo: College of Technology

12

Computer Achitecture - BIU: • Thực hiện tất cả các nhiệm vụ về bus cho EU. Nó thiết lập khâu nối với bên ngoài thông qua bus địa chỉ, bus dữ liệu, bus điều khiển. • Bao gồm các thanh ghi đoạn. - EU: • ALU, các thanh ghi đa năng, thanh ghi cờ, thanh ghi con trỏ, chỉ số và hệ thống điều khiển. • Có chức năng xử lý dữ liệu, duy trì các trạng thái, kiểm soát các thanh ghi đa năng và các toán hạnh lệnh. • Các bus nội bộ truyền dữ liệu bên trong bộ xử lý đều là 16bit. EU chứa khối CU là phần phức tạp nhất. Nó có chức năng giải mã lệnh và tạo xung nhịp kiểm soát hệ thống. -



Nhờ hàng đợi lệnh mà VXL có thể xử lý với thuật toán pipeline. Các lệnh được lấy vào hàng đợi lệnh song song với quá trình thực hiện các lệnh khác trong CU => coi như thời gian lấy lệnh bằng 0.

Các thanh ghi và định địa chỉ: (Cái này quan trọng nên đọc nha!) (^_^) - Thanh ghi đa năng: AX, BX, DX, CX (16bit) AX = AH + AL (byte cao + byte thấp)  Có thể định địa chỉ theo word (VD: lấy AX = 16 bit) và theo byte (VD: lấy AH nghĩa là 8bit cao của AX). - Thanh ghi đoạn và con trỏ chỉ số: •

Thanh ghi đoạn: CS (code), DS (data), SS(ngăn xếp), ES(đoạn phụ). Các thanh này đều là 16bit, không định địa chỉ theo byte.

•

Thanh ghi con trỏ: SI (chỉ số của toán hạng nguồn), DI (chỉ số của toán hạng đích), BP (con trỏ cơ sỏ chứa địa chỉ cơ sỏ tức đáy của ngăn xếp), SP (con trỏ ngăn xếp (đỉnh)).

College of Technology

13

Computer Achitecture - Thanh ghi lệnh IP hay chính là thanh ghi đếm chương trình PC: lưu địa chỉ cơ sở của lệnh được thực hiện tiếp theo. - Thanh ghi cờ: 16 bit, ghi các trạng thái, mới chỉ sử dụng 9bit. (định địa chỉ theo bit - rất quan trọng) O D I T S Z A • C, P, A, Z, S, O: không set hay xóa được.

P

C

• D, I, T: cho phép set. (Chú thích: C (cờ nhớ), P(cờ chẵn lẻ), A (cờ phụ), Z (cờ zero), S (cờ dấu), T (cờ bẫy), I (cờ ngắt), D (cờ hướng), O (cờ tràn)). - Định địa chỉ ô nhớ: •

Số dây 20 = 220 ô nhớ.

• Thanh ghi: 16 bit => phải ghép 2 thanh ghi để định địa chỉ ô nhớ (địa chỉ logic).  Chia không gian nhớ thành các đoạn 64KB (ứng với 16 bit của 1 thanh ghi). Mỗi đoạn cách nhau 16 byte.  Địa chỉ ô nhớ = địa chỉ cơ sở : địa chỉ offset (địa chỉ cơ sở trên thanh ghi 1 còn địa chỉ offset trên thanh ghi 2)  Có thể có những ô nhớ nằm đè lên nhau do chỉ cách nhau 16byte.  Địa chỉ vật lý ô nhớ = địa chỉ cơ sở x 16 + địa chỉ offset. (nhân 16  dịch trái 4 bit). Câu 13: Kỹ thuật xử lý đường ống ?(Không biết nó nằm chỗ nào) (T_T) Câu 14: Cấu trúc CISC & RISC ? Trả lời: Kiến trúc CU có thể thiết kế theo 2 hướng: -

Vi chương trình (trong ROM ): có tính chất linh hoạt nhưng tốc độ chậm.

College of Technology

14

Computer Achitecture - Thuần túy là phần cứng: kém linh hoạt, nhưng tốc độ nhanh do không phải giải mã lệnh. Theo thống kê: thì các lệnh hay dùng có số lượng ít nên có thể thiết kế thuần túy là phần cứng (trong 1 chu kỳ) còn các lệnh ko hay dùng có số lượng lớn nên dùng vi chương trình. - Kiến trúc theo vi chương trình gọi là “kiến trúc tệp lệnh phức tạp” (CISC: đơn vị điều khiển vi chương trình hóa) - Kiến trúc theo phần cứng gọi là: “kiến trúc tệp lệnh rút gọn”, (RISC: đơn vị điều khiển logic ngẫu nhiên) Từ chíp 486 trở lên: kết hợp 2 kiến trúc này => kiến trúc CISC & RISC -

CISC: số lượng khoảng trên 300 lệnh, 1 lệnh phải giải mã thành các vi lệnh => CISC có thời gian thực hiện lệnh = thời gian giải mã vi lệnh + thời gian chạy vi chương trình.

- RISC: đơn vị điều khiển logic ngẫu nhiên, thiết kế các lệnh có tần xuất sử dụng cao bằng các mạch logic. Thường số lệnh sử dụng RISC khoảng 20%. Trong kiến trúc RISC chu kỳ lệnh chỉ gồm 4 phần (không có phần giải mã).

College of Technology

15