Proiect

UNIVERSITATEA „POLITEHNICA” TIMIŞOARA FACULTATEA DE ELECTRONICĂ ŞI TELECOMUNICAŢII SECŢIA TELECOMUNICAŢII

Modulator numeric în durată

Coordonator: Mircea Băbăiţă

Student: Călin, Don An III TC, Gr. 2.1

Timişoara 2006

1. Consideraţii generale 1.1 Cerinţele proiectului Se va proiecta un modulator numeric în durată care va avea următoarele caracteristici: • se vor folosi circuite TTL din seria F • va prelua de la blocul numeric de prelucrare BPN, durata de conducţie Tc, în cod binar, pe 8 biţi şi semnalul de sens (S) pe 1 bit. Dacă S = 1 se vor comanda tranzistoarele T1 şi T2, iar dacă S = 0 se vor comanda tranzistoarele T3 şi T4. • frecvenţa impulsurilor de comandă va fi f = 100kHz (perioada T = 10 µ s); • mărimea prescrisă de intrare va fi eşantionaţă o dată la 16 de cicluri de conducţie (Te = 16xT, în care Te reprezintă perioada de eşantionare); • se va asigura un timp mort de 80 µ s la inversarea sensului de rotaţie al MCC; • se va realiza o separare galvanică prin optocuploare între MND şi etajul final de comandă EC. 1.2 Schema bloc Mărimea de comandă Tc prescrisă în cod binar 8 Te

DF2

Ld

R Ieşiri paralel 8

OS

fCK

TCK

CD

Intrări asincrone

DP

BR

Sfârşit Tc

DF1

T Început Tc

UTS

CLS

UT1 UT2 UT3 UT4

CLC

UTI S

LC

1.3 Descrierea funcţionării Mărimea de comandă Tc prescrisă în cod binar pe 8 biţi este memorată într-un registru de memorare (RM). Valoarea memorată se încarcă într-un divizor programabil (DP) decrementat de către semnalul de tact TCK furnizat de oscilatorul cu cuarţ (OSC). Frecvenţa de oscilaţie a acestuia este fCK = 256x1/T. Momentul în care conţinutul DP este gol marchează sfârşitul perioadei Tc. OSC comandă şi divizorul fix cu 256 (DF1) care stabileşte perioada T şi marchează începutul unei noi perioade Tc.

Pe baza semnalelor furnizate de către DP şi DF1, circuitul logic secvenţial (CLS) sintetizează, în prima fază, forma semnalului u iar apoi, pe baza acestuia, semnalele de comandă ale tranzistoarelor superioare UTS, respectiv inferioare UTI. Circuitul logic combinaţional (CLC) furnizează semnalele de comandă ale celor patru tranzistoare ale punţii UT1 – UT4 în concordanţă cu semnalele UTS şi UTI şi ţinând cont de sensul de rotaţie S şi de limitarea de curent LC. Divizorul de frecvenţă fix (DF2) realizează o divizare cu 256 pentru a asigura mărimea eşantionarea mărimii de intrare o dată la 256 de cicluri de conducţie T.

2. Consideraţii de proiectare 2.1 Proiectarea circuitului logic secvenţial De cele mai multe ori, tensiunile de comandă ale tranzistoarelor T1 şi T2 (impulsurile modulate PWM durata TC şi perioada T) se obţin dintrun singur semnal de comandă U cd prin intermediul unui circuit logic CL . Acest circuit furnizează tensiunile U cd , sup pentru comanda tranzistorului T1, respectiv U cd ,inf pentru comanda tranzistorului T2

Q

Ucd,inf

Ck Q

Ucd,sup

D Ucd

Circuitul logic care furnizează tensiunile de comandă pentru tranzistorul superior, respective inferior.

Circuitul logic CL este format dintr-un bistabil de tip T (realizat dintr-un bistabil de tip D având intrarea D conectată la ieşirea Q ) şi câteva porţi astfel încât: U cd ,sup = Q ⋅ U cd = Q + U cd respectiv:

U cd ,inf = Q ⋅U cd = Q + U cd

2.2 Proiectarea circuitului logic combinaţional Pe baza semnalelor de comandă ale tranzistorului superior şi inferior şi a unui semnal suplimentar care stabileşte sensul de rotaţie al MCC se obţin cele patru semnale de comandă în grilă a tranzistoarelor punţii H.

Conducţia simultană a celor două tranzistoare dintr-un braţ al punţii H, la schimbarea sensului de rotaţie, este împiedicat prin furnizarea, de către un circuit de întârziere, a unui „timp mort” t w . U cd ,sup

U cd ,T 1

U cd ,inf

U cd ,T 2 U cd ,T 3

S =1 conduc T1, T2 S =0 conduc T3, T4 S

U cd ,T 4 Cx

Rx

CBM

Q

VDD

Circuitul de comandă a tranzistoarelor punţii H cu circuit de întârziere.

Pentru sensul direct de rotaţie (S = „1”), conduc tranzistoarele T1 şi T2 iar tranzistoarele T3 şi T4 sunt blocate. Schimbarea sensului de rotaţie (S = „0”) presupune blocarea tranzistoarelor T1 şi T2, şi intrarea în conducţie a tranzistoarelor T3 şi T4 de abia după trecerea „timpului mort”. (întârzierea este necesară deoarece tranzistoarele de putere au un timp de blocare mai mare decât timpul de intrare în conducţie şi, astfel, T2 întră în conducţie înainte de blocarea lui T1 şi scurtcircuitează sursa de alimentare). Circuitul de întârziere poate fi realizat cu un circuit basculant monostabil declanşat pe ambele fronturi, de către semnalul care stabileşte sensul de rotaţie al MCC (S). Monostabilul va genera la ieşirea Q un impuls (activ pe „0”) de durata t w ≈ R x ⋅ C x ⋅ ln 2 care va bloca toate porţile ŞI şi va invalida comanda tranzistoarelor de putere. După terminarea acestui impuls vor fi comandate cele două tranzistoare conform cu sensul de rotaţie dorit .

3. Schema electronică completă

4. Simularea blocurilor componente 4.1Divizorul fix de frecvenţă

4.2Generarea semnalului de comandă (CLS)

5. Tabelul de componenţă Nr crt

Denumirea

Codul

Ca nt. [ buc ]

1

Circuit integrat

74F04

1

U1

-

35

0.46

PH

2

Circuit integrat

74F11

2

U12,U13

-

26.5

3.6

PH

3

Circuit integrat

74F37

1

U10

-

65

3.5

PH

4

Circuit integrat

74F74

1

U9

-

57.5

2.6

PH

5

Circuit integrat

74F112

1

U2

-

75

3.8

PH

6

Circuit integrat

74F191

2

U8, U5

-

200

3.1

PH

7

Circuit integrat

74F377

1

U4

-

145

3.15

PH

8

Circuit integrat

SN74LS123

1

U11

-

60

1.7

TI

9

Circuit integrat

74F161A

3

U6,U3,U7

-

230

2.9

PH

10

Optocuplor

4N25

4

U14-U16

-

-

1.6

PH

4

R3-R6

4.7KΩ

0.1

MM

1

R1

2KΩ

0.1

MM

1

R2

24KΩ

0.1

MM

1

C14

4.7µF

0.2

MM

1

C1

4.7nF

0.3

MM

12

C2-C13

0.1µF

0.1

MM

11

12

Rezistenţă

Capacitate

-

-

Denumirea sub care apare în schemă

Valoarea

Put. disip. [mW]

Preţul [$]

Prod

6. Cablajul imprimat 6.1Cablajul

6.2Top

6.3Bottom

6.4Componente

6.5Vedere 3D

7. Bibliografie 1. xxx 2. xxx 3. xxx

Cataloage de circuite integrate digitale, TTL şi MOS; Internet (www.wikipedia.org) Materialul de curs pentru CID1 şi CID2