Eleventh Classed
This document was uploaded by user and they confirmed that they have the permission to share it. If you are author or own the copyright of this book, please report to us by using this DMCA report form. Report DMCA
Overview
Download & View Eleventh Classed as PDF for free.
More details
- Words: 1,315
- Pages: 32
UNIVERSIDAD NACIONAL DE COLOMBIA
Ingeniería Electrónica
ng. Jhon Jairo RamírezEcheverry
LÓGICA SECUENCIAL
LÓGICA SECUENCIAL
Introducción a la lógica secuencial Biestables
Latche’s
Biestable S-R y S – R (Metaestabilidad) Latche S-R Latche tipo D
Flip-Flop’s
Flip-Flop tipo S-R Flip-Flop Maestro-Esclavo tipo D Entradas asíncronas Reset y Preset Flip-Flop J-K Flip-Flop tipo T (Toggle o conmutación)
Introducción a la lógica secuencial
Un circuito lógico secuencial es aquel cuya salida depende no sólo de sus entradas actuales, sino también de la secuencia pasada de entradas. El estado de un circuito secuencial es “una colección de variables cuyos valores contienen toda la información acerca del pasado, necesario para explicar el comportamiento futuro del circuito” (Herbert Hellerman)
Introducción a la lógica secuencial
En un circuito de lógica digital, las variables de estado son valores binarios, correspondientes ciertas señales lógicas del circuito; y sirven para describir el funcionamiento de un circuito secuencial en particular. Un circuito con n variables de estado binarias tiene 2n estados posibles. (Máquinas de estado finito)
Introducción a la lógica secuencial
Los cambios de estado de los circuitos secuenciales se presentan en tiempo especificados por una señal de reloj de funcionamiento libre. Una señal de reloj es de estado activo alto si los cambios de estado se presentan en el flanco de subida del reloj o cuando el reloj está en alto; y de estado activo bajo para el caso complementario. La señal de reloj puede ser generada a través de cristales de cuarzo o multivibradores de circuito integrado.
Introducción a la lógica secuencial SEÑAL DE RELOJ C LK tH
tL tp e r
Flanco de subida
P e río d o = tp e r F r e q u e n c ia = 1 / t p e r
Flanco de bajada
Introducción a la lógica secuencial
En la clase se verán fundamentalmente dos tipos de circuitos secuenciales:
Circuitos secuenciales de retroalimentación con el fin de obtener memoria. Máquinas de estado síncronas y asíncronas temporizadas con el fin de generar una secuencia de estados arbitraria.
Biestable
Elemento básico de los circuitos secuenciales Recibe también el nombre de CERROJO Al agregársele algunas señales de entrada se convierte en:
LATCHE FLIP-FLOP
Llamado BÁSICO
también
REGISTRO
Biestable Los circuitos secuenciales pueden clasificarse en: 1. Síncronos: Las entradas, salidas y estados internos se muestrean y actualizan en instantes de tiempo definidos según una determinada señal de reloj. (Flip-Flop y Latche) 2. Asíncronos: Los circuitos responden a cambios en las entradas en cualquier momento. (Biestable o cerrojo)
Biestable Diagrama de bloques de un biestable Entradas Datos y habilitadores
. . .
Q
Salidas Q Q = “1” Salida en estado alto Q = “0” Salida en estado bajo
La entrada del biestable requiere de un estado momentáneo para cambi de estado su salida y permanecer en dicho estado aún después de la desaparición del pulso de entrada (MEMORIA)
Biestable básico Biestable con inversores Vent1
Vent2
Vsal1
Vsal2
Análisis digital: Q = “1” Salida Q = “0” Q = “0” “1”
Salida Q =
Q Q
Biestable básico Biestable con inversores Vent1
Vent2
Vsal1
Vsal2
Análisis analógico: Vent1= Vsal2 = T(Vent2) = T(Vsal1) = T(T(Vent1)) Vent2=T(T(Vent2))
Q Q Estable
Vsal1= Vent2
Metaestable Estable
Vent1= Vsal2
Biestable S-R Set - Reset Entradas R
Q
Q
S
S
Q
R
Q
Ecuación Característica:
Q (t +1) = S .R + R ⋅Q (t )
Salidas
Q(t)
S
R
Q(t+1)
0
0
0
0
Q(t+1 ) 1
0
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
0
0
1
0
1
0
1
0
1
1
1
0
1
0
1
1
1
0
0
S R
Q*
QN*
0 0 1 1
Q 0 1 0
QN 1 0 0
0 1 0 1
Memoria Reset Set Inválido
Biestable S-R Diagrama de tiempo R
S
S R Q QN
Q
Q
Biestable S-R Entradas activas a nivel bajo Entradas
Salidas
Q(t)
S
R
Q(t+1)
0
0
0
1
Q(t+1 ) 1
0
0
1
1
0
0
1
0
0
1
0
1
1
0
1
1
0
0
1
1
1
0
1
1
0
1
1
0
0
1
1
1
1
1
0
S R
Q*
0 0 1 1
1 1 0 Q
0 1 0 1
QN* 1 0 1 QN
LATCHES
Un cerrojo es sensible a sus entradas S y R en todo momento. El Latche es un cerrojo con una entrada adicional llamada habilitación. Habilitación por nivel.
LATCHES tipo S-R Entradas S Q C QN R
S
Q
C R
Q
Salidas
S
R
C
Q*
QN*
0
0
1
Q
QN
0
1
1
0
1
1
0
1
1
0
1
1
1
1
1
x
x
0
Q
QN
LATCHES tipo S-R S Q C QN R Ignorada mientras C es 0. S R C Q QN
Ignorada hasta que C es 1.
LATCHE tipo D Entradas
D Q C QN
D
Q
C
Q
Ecuación Característica:
Q(t +1) = C.D + C ⋅ Q(t )
Salidas
Q(t)
C
D
Q(t+1)
0
0
X
0
Q(t+1 ) 1
1
0
X
1
0
0
1
0
0
1
0
1
1
1
0
1
1
0
0
1
1
1
1
1
0
C
D
Q*
QN*
1
0
0
1
1
1
1
0
0
x
Q
QN
LATCHE tipo D D Q C QN
D C Q
FLIP-FLOP
Un latche es sensible a sus entradas durante el tiempo que el usuario habilite el dispositivo en la entrada. El Flip-Flop es un cerrojo con una entrada de habilitación por flanco de subida o de bajada. Habilitación por reloj.
FLIP-FLOP tipo S-R Edge-Triggered
S CK
Q Q
R
Ecuación Característica:
Q (t +1) = S .R + R ⋅Q (t )
CK
S
R
Q(t+1)
0
X
X
Q(t)
1
X
X
Q(t)
0
0
Q(t)
0
1
0
1
0
1
1
1
1*
FLIP-FLOP tipo D Maestro-esclavo (master-slave) D
D C
Q
QM
D
Q
Qs
C
Q
QsN
CLK
D
D
Q
CLK
Q
Ecuación Característica:
Q* =D
CLK
Q*
QN*
0
0
1
1
1
0
x
0
Q
QN
x
1
Q
QN
FLIP-FLOP tipo D Maestro-esclavo (master-slave) D
D C
CLK
D CLK QM Q QN
Q
QM
D
Q
Qs
C
Q
QsN
FLIP-FLOP con entradas Síncronas o Asíncronas
Se usan para forzar al F-F a un estado particular independiente de las entradas CLK y datos (D, S y R). Se etiquetan por lo regular como:
Reset y Preset (Asíncronas) Clear y Set (Síncronas)
FLIP-FLOP con entradas Síncronas o Asíncronas
FLIP-FLOP con entradas Asíncronas PR_L D Q
D
PR
Q
CLK Q CLR
Q N
CLK CLR _L
FLIP-FLOP J-K Salidas
Entradas CLK
J D
K
Q
Q
QN
CLK Q
CLK
J
K
CLK
Q*
QN*
x
x
0
Q
QN
x
x
1
Q
QN
J
Q C LK Q
0ó 1
Q(t)
J
K
Q(t+1)
Q(t+1)
0
0
0
0
1
0
0
1
0
1
0
1
0
1
0
0
1
1
1
0
1
0
0
1
0
1
0
1
0
1
1
1
0
1
0
1
1
1
0
1
x
x
x
Q(t)
Q(t)’
0
0
Q
QN
0
1
0
1
1
0
Ecuación Característica:
1
0
1
1
QN
Q
Q* = J ⋅Q +K ⋅Q
K
FLIP-FLOP J-K J D
K CLK
J K C LK Q
Q
CLK Q
Q QN
FLIP-FLOP tipo T D CLK
T
Q Q
Q QN
1
J
Q
Q
Q
QN
CLK
T K
CLK
Q
Ecuación Característica:
Q* = T ⋅ Q + T ⋅ Q
T
Q
Q
Ingeniería Electrónica
ng. Jhon Jairo RamírezEcheverry
LÓGICA SECUENCIAL
LÓGICA SECUENCIAL
Introducción a la lógica secuencial Biestables
Latche’s
Biestable S-R y S – R (Metaestabilidad) Latche S-R Latche tipo D
Flip-Flop’s
Flip-Flop tipo S-R Flip-Flop Maestro-Esclavo tipo D Entradas asíncronas Reset y Preset Flip-Flop J-K Flip-Flop tipo T (Toggle o conmutación)
Introducción a la lógica secuencial
Un circuito lógico secuencial es aquel cuya salida depende no sólo de sus entradas actuales, sino también de la secuencia pasada de entradas. El estado de un circuito secuencial es “una colección de variables cuyos valores contienen toda la información acerca del pasado, necesario para explicar el comportamiento futuro del circuito” (Herbert Hellerman)
Introducción a la lógica secuencial
En un circuito de lógica digital, las variables de estado son valores binarios, correspondientes ciertas señales lógicas del circuito; y sirven para describir el funcionamiento de un circuito secuencial en particular. Un circuito con n variables de estado binarias tiene 2n estados posibles. (Máquinas de estado finito)
Introducción a la lógica secuencial
Los cambios de estado de los circuitos secuenciales se presentan en tiempo especificados por una señal de reloj de funcionamiento libre. Una señal de reloj es de estado activo alto si los cambios de estado se presentan en el flanco de subida del reloj o cuando el reloj está en alto; y de estado activo bajo para el caso complementario. La señal de reloj puede ser generada a través de cristales de cuarzo o multivibradores de circuito integrado.
Introducción a la lógica secuencial SEÑAL DE RELOJ C LK tH
tL tp e r
Flanco de subida
P e río d o = tp e r F r e q u e n c ia = 1 / t p e r
Flanco de bajada
Introducción a la lógica secuencial
En la clase se verán fundamentalmente dos tipos de circuitos secuenciales:
Circuitos secuenciales de retroalimentación con el fin de obtener memoria. Máquinas de estado síncronas y asíncronas temporizadas con el fin de generar una secuencia de estados arbitraria.
Biestable
Elemento básico de los circuitos secuenciales Recibe también el nombre de CERROJO Al agregársele algunas señales de entrada se convierte en:
LATCHE FLIP-FLOP
Llamado BÁSICO
también
REGISTRO
Biestable Los circuitos secuenciales pueden clasificarse en: 1. Síncronos: Las entradas, salidas y estados internos se muestrean y actualizan en instantes de tiempo definidos según una determinada señal de reloj. (Flip-Flop y Latche) 2. Asíncronos: Los circuitos responden a cambios en las entradas en cualquier momento. (Biestable o cerrojo)
Biestable Diagrama de bloques de un biestable Entradas Datos y habilitadores
. . .
Q
Salidas Q Q = “1” Salida en estado alto Q = “0” Salida en estado bajo
La entrada del biestable requiere de un estado momentáneo para cambi de estado su salida y permanecer en dicho estado aún después de la desaparición del pulso de entrada (MEMORIA)
Biestable básico Biestable con inversores Vent1
Vent2
Vsal1
Vsal2
Análisis digital: Q = “1” Salida Q = “0” Q = “0” “1”
Salida Q =
Q Q
Biestable básico Biestable con inversores Vent1
Vent2
Vsal1
Vsal2
Análisis analógico: Vent1= Vsal2 = T(Vent2) = T(Vsal1) = T(T(Vent1)) Vent2=T(T(Vent2))
Q Q Estable
Vsal1= Vent2
Metaestable Estable
Vent1= Vsal2
Biestable S-R Set - Reset Entradas R
Q
Q
S
S
Q
R
Q
Ecuación Característica:
Q (t +1) = S .R + R ⋅Q (t )
Salidas
Q(t)
S
R
Q(t+1)
0
0
0
0
Q(t+1 ) 1
0
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
0
0
1
0
1
0
1
0
1
1
1
0
1
0
1
1
1
0
0
S R
Q*
QN*
0 0 1 1
Q 0 1 0
QN 1 0 0
0 1 0 1
Memoria Reset Set Inválido
Biestable S-R Diagrama de tiempo R
S
S R Q QN
Q
Q
Biestable S-R Entradas activas a nivel bajo Entradas
Salidas
Q(t)
S
R
Q(t+1)
0
0
0
1
Q(t+1 ) 1
0
0
1
1
0
0
1
0
0
1
0
1
1
0
1
1
0
0
1
1
1
0
1
1
0
1
1
0
0
1
1
1
1
1
0
S R
Q*
0 0 1 1
1 1 0 Q
0 1 0 1
QN* 1 0 1 QN
LATCHES
Un cerrojo es sensible a sus entradas S y R en todo momento. El Latche es un cerrojo con una entrada adicional llamada habilitación. Habilitación por nivel.
LATCHES tipo S-R Entradas S Q C QN R
S
Q
C R
Q
Salidas
S
R
C
Q*
QN*
0
0
1
Q
QN
0
1
1
0
1
1
0
1
1
0
1
1
1
1
1
x
x
0
Q
QN
LATCHES tipo S-R S Q C QN R Ignorada mientras C es 0. S R C Q QN
Ignorada hasta que C es 1.
LATCHE tipo D Entradas
D Q C QN
D
Q
C
Q
Ecuación Característica:
Q(t +1) = C.D + C ⋅ Q(t )
Salidas
Q(t)
C
D
Q(t+1)
0
0
X
0
Q(t+1 ) 1
1
0
X
1
0
0
1
0
0
1
0
1
1
1
0
1
1
0
0
1
1
1
1
1
0
C
D
Q*
QN*
1
0
0
1
1
1
1
0
0
x
Q
QN
LATCHE tipo D D Q C QN
D C Q
FLIP-FLOP
Un latche es sensible a sus entradas durante el tiempo que el usuario habilite el dispositivo en la entrada. El Flip-Flop es un cerrojo con una entrada de habilitación por flanco de subida o de bajada. Habilitación por reloj.
FLIP-FLOP tipo S-R Edge-Triggered
S CK
Q Q
R
Ecuación Característica:
Q (t +1) = S .R + R ⋅Q (t )
CK
S
R
Q(t+1)
0
X
X
Q(t)
1
X
X
Q(t)
0
0
Q(t)
0
1
0
1
0
1
1
1
1*
FLIP-FLOP tipo D Maestro-esclavo (master-slave) D
D C
Q
QM
D
Q
Qs
C
Q
QsN
CLK
D
D
Q
CLK
Q
Ecuación Característica:
Q* =D
CLK
Q*
QN*
0
0
1
1
1
0
x
0
Q
QN
x
1
Q
QN
FLIP-FLOP tipo D Maestro-esclavo (master-slave) D
D C
CLK
D CLK QM Q QN
Q
QM
D
Q
Qs
C
Q
QsN
FLIP-FLOP con entradas Síncronas o Asíncronas
Se usan para forzar al F-F a un estado particular independiente de las entradas CLK y datos (D, S y R). Se etiquetan por lo regular como:
Reset y Preset (Asíncronas) Clear y Set (Síncronas)
FLIP-FLOP con entradas Síncronas o Asíncronas
FLIP-FLOP con entradas Asíncronas PR_L D Q
D
PR
Q
CLK Q CLR
Q N
CLK CLR _L
FLIP-FLOP J-K Salidas
Entradas CLK
J D
K
Q
Q
QN
CLK Q
CLK
J
K
CLK
Q*
QN*
x
x
0
Q
QN
x
x
1
Q
QN
J
Q C LK Q
0ó 1
Q(t)
J
K
Q(t+1)
Q(t+1)
0
0
0
0
1
0
0
1
0
1
0
1
0
1
0
0
1
1
1
0
1
0
0
1
0
1
0
1
0
1
1
1
0
1
0
1
1
1
0
1
x
x
x
Q(t)
Q(t)’
0
0
Q
QN
0
1
0
1
1
0
Ecuación Característica:
1
0
1
1
QN
Q
Q* = J ⋅Q +K ⋅Q
K
FLIP-FLOP J-K J D
K CLK
J K C LK Q
Q
CLK Q
Q QN
FLIP-FLOP tipo T D CLK
T
Q Q
Q QN
1
J
Q
Q
Q
QN
CLK
T K
CLK
Q
Ecuación Característica:
Q* = T ⋅ Q + T ⋅ Q
T
Q
Q
Related Documents
Eleventh Classed
October 2019 16
First Classed
October 2019 10
Second Classed
October 2019 15
Fourth Classed
October 2019 18
Third Classed
October 2019 14